本文分析了深亞微米下超大規(guī)模SoC的電源設(shè)計(jì)中存在的問(wèn)題，給出了業(yè)界適用的設(shè)計(jì)、驗(yàn)證方法，并以工程設(shè)計(jì)為例，給出層次性SoC設(shè)計(jì)中電源設(shè)計(jì)、驗(yàn)證的適用流程。

引言

SoC(系統(tǒng)芯片)是現(xiàn)代微電子技術(shù)向前發(fā)展的必然趨勢(shì)。與工藝技術(shù)逐步先進(jìn)的變化相適應(yīng)，SoC芯片上的內(nèi)核邏輯的供電電壓也逐步降低。供電電源電壓減小的一個(gè)顯著好處是使整個(gè)芯片的功耗降低，然而它同時(shí)也帶來(lái)了芯片噪聲容限降低的負(fù)面影響。芯片供電電源網(wǎng)絡(luò)上的一個(gè)很小的電壓波動(dòng)或毛刺噪聲，都可能引起芯片邏輯功能的誤動(dòng)作，或者影響芯片邏輯動(dòng)作的速度，降低了芯片的性能。因此，電源設(shè)計(jì)顯得比以前更加重要和困難。隨著半導(dǎo)體工藝向更高節(jié)點(diǎn)發(fā)展，由于電源設(shè)計(jì)的問(wèn)題所導(dǎo)致的整個(gè)芯片性能達(dá)不到預(yù)期要求甚至完全失敗的比例越來(lái)越高。據(jù)不完全統(tǒng)計(jì)：在目前的0.18um和更精細(xì)的工藝下，有79%的集成電路設(shè)計(jì)會(huì)遇到電源設(shè)計(jì)問(wèn)題，而有高達(dá)54%的設(shè)計(jì)會(huì)因此而失敗?？煽康碾娫丛O(shè)計(jì)已經(jīng)成為SoC設(shè)計(jì)成功與否的關(guān)鍵因素之一而加以考慮。

SoC中的電源設(shè)計(jì)與分析

通常，在SoC模塊的布局階段(信號(hào)布線之前)完成整個(gè)SoC芯片的電源設(shè)計(jì)，然后根據(jù)后續(xù)的分析驗(yàn)證結(jié)果加以修正。首先，根據(jù)SoC芯片的面積和功耗要求，確定所需的電源凸點(diǎn)(pAD)的數(shù)目。然后，在選定的用作電源布線的金屬層上(一般是最上面兩層)每隔一定的間距做一個(gè)電源的分支(power-trunk)，這樣最終形成一個(gè)上下兩層縱橫交錯(cuò)的網(wǎng)格結(jié)構(gòu)，我們稱之為電源網(wǎng)格power-grid。典型的電源網(wǎng)格設(shè)計(jì)如圖1所示(以六層金屬工藝為例)。

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在0.25mm工藝以前，一般都將芯片上的電源網(wǎng)格(包括電源信號(hào)和地信號(hào))當(dāng)作理想網(wǎng)絡(luò)，芯片上任何地方的電源線的電壓都是相等的、穩(wěn)定的，其大小等于SoC芯片外部所供給的電源電壓，而電流的大小可以為任何值。對(duì)于地線，也是同樣的假定。實(shí)際上，尤其當(dāng)集成電路工藝演進(jìn)到今天的0.18um及以下的超深亞微米時(shí)，包括電源網(wǎng)絡(luò)在內(nèi)的所有互連線的阻抗特性表現(xiàn)的就非常明顯了。用集總參數(shù)的電路觀點(diǎn)來(lái)看，芯片上的互連線就是各種電阻R、電容C和電感L的組合。從而導(dǎo)致了互連線的時(shí)序延遲以及導(dǎo)致了電源網(wǎng)絡(luò)上的電壓波動(dòng)，電壓值將不再是穩(wěn)定不變的單一值了，這就是我們要討論的電源電壓降(IRdrop)和地電壓上升或者反彈(ground-bounce)。(簡(jiǎn)單起見，以下的“電源”包括電源信號(hào)VDD和地信號(hào)VSS；“IRdrop”包括VDD上的電壓降和VSS上的電壓反彈。)

除了電壓波動(dòng)以外，電源網(wǎng)絡(luò)連線上所能承受的電流能力也是電源設(shè)計(jì)中必須加以考慮的問(wèn)題。對(duì)于作為互連線的金屬層來(lái)說(shuō)，在一定的制造工藝下，在它上面所能允許流過(guò)的最大電流是有一定的限度的，否則過(guò)大的電流將會(huì)導(dǎo)致金屬連線熔斷，導(dǎo)致芯片失效。這種現(xiàn)象我們稱之為電遷移EM(electromigraTIon)。

電壓降IRdrop

IRdrop是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降的一種現(xiàn)象。集成電路通常會(huì)假設(shè)在芯片內(nèi)的電源為理想電源，它能在瞬間給芯片上的所有門單元(也包括宏單元)提供足夠大的電流從而使芯片上的電壓保持為統(tǒng)一的值。實(shí)際上，由于金屬連線的寬度越來(lái)越窄，導(dǎo)致它的電阻值上升，所以在整個(gè)芯片范圍內(nèi)將存在一定的IRdrop。IRdrop的大小將依賴于從電源凸點(diǎn)到所計(jì)算的邏輯門單元之間的等效電阻的大小。

如圖2所示，外部電壓源連接到SoC芯片的電源凸點(diǎn)上，R11到R14是電源網(wǎng)格VDD上的等效電阻值，R21到R24是電源網(wǎng)格VSS上的等效電阻值，G1到G4是連接在電源和地之間的邏輯門單元。理想情況下，當(dāng)對(duì)這些邏輯門單元進(jìn)行仿真時(shí)，V1到V4都被認(rèn)為等于VDD，地電壓等于VSS。

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實(shí)際上，電源網(wǎng)格上的真實(shí)的電阻值并不是0。例如當(dāng)有開關(guān)動(dòng)作時(shí)，邏輯門單元G4的電壓在任何時(shí)候都要比VDD值小。從外部電源流到G4的電流一定流過(guò)整個(gè)電源分布網(wǎng)絡(luò)，導(dǎo)致產(chǎn)生V＝IR的電壓降。地信號(hào)VSS上的IRdrop是指邏輯門單元G1到G4處地(VSS)電壓的上升。

圖2同時(shí)也說(shuō)明了電源網(wǎng)格和IRdrop的復(fù)雜性。假設(shè)邏輯門單元G4的電源凸點(diǎn)處的電壓為VDD，G4所消耗的電流為I4安培，而其它邏輯門單元的電流都為0,電流I4通過(guò)電源網(wǎng)格從外部電源流向G4。那么邏輯門單元G4處的VDD上的IRdrop就是：

IRdropG4=I4×(R11+R12+R13+R14)(1)

同樣，邏輯門單元G2的VDD上的IRdrop為：

IRdropG4=I4×(R11+R12)(2)

因此SoC設(shè)計(jì)中的每一個(gè)邏輯門單元的電流都會(huì)對(duì)設(shè)計(jì)中的其它邏輯門單元造成不同程度的IRdrop。如果連接到金屬連線上的邏輯門單元同時(shí)有翻轉(zhuǎn)動(dòng)作，那么因此而導(dǎo)致的IRdrop將會(huì)很大。假定圖2中G1到G4的瞬態(tài)電流分別為I1到I4，那么在G4處的IRdrop就是I1、I2、I3和I4在相應(yīng)網(wǎng)格電阻產(chǎn)生的電壓降之和。

IRdrop可能是局部性的，也可能是全局性的。當(dāng)相鄰位置的一定數(shù)量的邏輯門單元同時(shí)有邏輯翻轉(zhuǎn)動(dòng)作時(shí)，就引起局部的IRdrop現(xiàn)象。而當(dāng)芯片某一區(qū)域內(nèi)的邏輯動(dòng)作導(dǎo)致其它區(qū)域的IRdrop時(shí)，稱之為全局現(xiàn)象。一般來(lái)說(shuō)，當(dāng)電源網(wǎng)絡(luò)中的電流大致相等時(shí)，從芯片中央到芯片的邊緣，各個(gè)潛在的IRdrop會(huì)構(gòu)成一圈圈的圓環(huán)，而芯片中心部分的潛在IRdrop最大。流過(guò)芯片的電流越大，這些不同IRdrop環(huán)的范圍就會(huì)越大。

IRdrop的公式說(shuō)明了設(shè)計(jì)中的不同的邏輯門單元在不同時(shí)間進(jìn)行邏輯翻轉(zhuǎn)的重要性。芯片上任何地方的峰值IRdrop要比均值IRdrop可能大得多。但隨著SoC芯片的面積的逐步增大，峰值IRdrop與均值IRdrop的比率正逐步趨于一致，因?yàn)樵谝粋€(gè)很大的SoC中很多門單元同時(shí)翻轉(zhuǎn)的概率在急劇減小。同步翻轉(zhuǎn)導(dǎo)致IRdrop噪聲的主要因素是時(shí)鐘、總線信號(hào)、信號(hào)引腳的翻轉(zhuǎn)，它們可能會(huì)有很多的門單元同步翻轉(zhuǎn)從而產(chǎn)生了IRdrop問(wèn)題。

IRdrop的問(wèn)題表現(xiàn)在常常類似一些時(shí)序甚至可能是信號(hào)完整性問(wèn)題，集中顯現(xiàn)在如下方面：1)功能故障：在芯片工作時(shí)，如果全局IRdrop過(guò)高，則邏輯門就出現(xiàn)功能故障。2)間歇性的或隨數(shù)據(jù)變化的功能失效：局部IRdrop是比較敏感的，它在一些特定的條件下可能會(huì)引起邏輯功能失效。3)邏輯時(shí)序不正常：如果全局IRdrop變化，但還不至于導(dǎo)致系統(tǒng)的邏輯錯(cuò)誤，則表現(xiàn)為系統(tǒng)的時(shí)序問(wèn)題。

電遷移EM

金屬電遷移是一個(gè)通用詞匯，表示導(dǎo)致芯片上金屬互連線斷裂、熔化等的一些失效原因。導(dǎo)致金屬電遷移問(wèn)題的主要原因是金屬的長(zhǎng)期損耗和金屬本身的焦耳熱原理。從某種特定意義上來(lái)說(shuō)，電遷移是芯片金屬互連線長(zhǎng)期損耗的結(jié)果。焦耳發(fā)熱是一種同電遷移相關(guān)聯(lián)的特定問(wèn)題。焦耳發(fā)熱是指由于很高的交流電流而導(dǎo)致金屬連線某一特定段發(fā)熱過(guò)大。為了減小電遷移的影響，某一特定層的金屬連線常常用多層不同材料的金屬線以一種三明治的結(jié)構(gòu)加以構(gòu)造。一般額外的連線層，通常是三明治結(jié)構(gòu)中的最上層和最下層，有更強(qiáng)的抗電遷移能力，能夠幫助整個(gè)金屬連線不至于全部斷掉。由于電遷移是一個(gè)長(zhǎng)期損耗的累積結(jié)果，那么一段金屬連線的電遷移的危險(xiǎn)程度常常用流過(guò)這段連線的一定時(shí)間內(nèi)的平均電流來(lái)加以測(cè)量。

電遷移常常表現(xiàn)出經(jīng)過(guò)一段時(shí)間后芯片有時(shí)序或功能性的錯(cuò)誤。如果芯片中的某一根連線是唯一的，那么當(dāng)發(fā)生電遷移問(wèn)題以后，會(huì)導(dǎo)致整個(gè)芯片的功能失效。如果一些連線本來(lái)就有冗余設(shè)計(jì)的考慮，例如電源網(wǎng)絡(luò)，當(dāng)發(fā)生電遷移問(wèn)題后，其中的一部分連線會(huì)斷開，而其它部分的連線就會(huì)承受較大的IRdrop問(wèn)題。如果因?yàn)殡娺w移而導(dǎo)致了線路間的短路，那就是整個(gè)芯片的失效。

電源驗(yàn)證工具和流程

Simplex公司提供了一整套電源分析、驗(yàn)證的工具VoltageStorm，能夠幫助設(shè)計(jì)工程師可靠地完成整個(gè)電源設(shè)計(jì)。例如，提取電源網(wǎng)格上的寄生參數(shù)，并將設(shè)計(jì)中的每一個(gè)MOSFET等效為一個(gè)電流源，如圖4所示。計(jì)算出每個(gè)MOSFET的分流電流(tap-current)，然后用VoltageStorm對(duì)電源網(wǎng)格做IRdrop和EM方面的分析驗(yàn)證，并產(chǎn)生最后分析的結(jié)果以備工程師檢查所設(shè)計(jì)的電源網(wǎng)格是否符合預(yù)期要求。

VoltageStorm同時(shí)支持層次性的設(shè)計(jì)，對(duì)某一模塊分析后的結(jié)果可以產(chǎn)生VoltageStorm的格式庫(kù)，直接作為下一級(jí)設(shè)計(jì)的輸入，這樣可以節(jié)省下一級(jí)設(shè)計(jì)的分析時(shí)間。一般流程如圖4所示。VoltageStorm支持命令格式文件流程，設(shè)定好相關(guān)參數(shù)，例如分析需要的庫(kù)文件，設(shè)計(jì)中每個(gè)元件的功率文件，所需要分析的電源網(wǎng)絡(luò)名字及其電壓大小等等，就可以運(yùn)用VoltageStorm完成整個(gè)分析驗(yàn)證。

結(jié)語(yǔ)

當(dāng)IC工藝越來(lái)越精細(xì)，SoC的規(guī)模越來(lái)越大時(shí)，對(duì)電源設(shè)計(jì)的要求就越高。SoC設(shè)計(jì)必須考慮到可能出現(xiàn)的IRdrop和EM的問(wèn)題，在具體工藝參數(shù)的要求下，精心設(shè)計(jì)，并運(yùn)用適當(dāng)?shù)碾娮釉O(shè)計(jì)自動(dòng)化(EDA)工具進(jìn)行全面的分析驗(yàn)證，以確保最后生產(chǎn)的硅芯片能夠按設(shè)計(jì)的預(yù)期要求那樣可靠、穩(wěn)定、正確地工作。